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jtag邊界掃描測試的原理
日期：2025-07-02 14:23
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摘要：
IEEE 1149.1 標(biāo)準(zhǔn)規(guī)定了一個四線串行接口（第五條線是可選的），該接口稱作測試訪問端口（TAP），用于訪問復(fù)雜的集成電路（IC），例如微處理器、DSP、ASIC和CPLD。除了TAP之外，混合IC也包含移位寄存器和狀態(tài)機(jī)，以執(zhí)行邊界掃描功能。在TDI（測試數(shù)據(jù)輸入）引線上輸入到芯片中的數(shù)據(jù)存儲在指令寄存器中或一個數(shù)據(jù)寄存器中。串行數(shù)據(jù)從TDO（測試數(shù)據(jù)輸出）引線上離開芯片。jtag邊界掃描測試邏輯由TCK（測試時鐘）上的信號計時，而且TMS（測試模式選擇）信號驅(qū)動TAP控制器的狀態(tài)。TRST（測試重置）是可選項(xiàng)。在PCB上可串行互連多個可兼容掃描功能的IC，形成一個或多個掃描鏈，每一個鏈都由其自己的TAP。每一個掃描鏈提供電氣訪問，從串行TAP接口到作為鏈的一部分的每一個IC上的每一個引線。在正常的操作過程中，IC執(zhí)行其預(yù)定功能，就好像邊界掃描電路不存在。但是，jtag邊界掃描測試當(dāng)為了進(jìn)行測試或在系統(tǒng)編程而激活設(shè)備的掃描邏輯時，數(shù)據(jù)可以傳送到IC中，并且使用串行接口從IC中讀取出來。這樣數(shù)據(jù)可以用來激活設(shè)備核心，將信號從設(shè)備引線發(fā)送到PCB上，讀出PCB的輸入引線并讀出設(shè)備輸出。
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