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LVDS原理與應用簡介
1 LVDS信號介紹
LVDS：Low Voltage Differential Signaling，低電壓差分信號。
LVDS傳輸支持速率一般在155Mbps（大約為77MHZ）以上。
LVDS是一種低擺幅的差分信號技術，它使得信號能在差分PCB線對或平衡電纜上以幾百Mbps的速率傳輸，其低壓幅和低電流驅動輸出實現了低噪聲和低功耗。
IEEE在兩個標準中對LVDS信號進行了定義。ANSI/TIA/EIA-644中，推薦*大速率為655Mbps，理論極限速率為1.923Mbps。
1.1 LVDS信號傳輸組成LVDS信號傳輸一般由三部分組成：差分信號發送器，差分信號互聯器，差分信號接收器。
差分信號發送器：將非平衡傳輸的TTL信號轉換成平衡傳輸的LVDS信號。通常由一個IC來完成，如：DS90C031
差分信號接收器：將平衡傳輸的LVDS信號轉換成非平衡傳輸的TTL信號。通常由一個IC來完成，如：DS90C032
差分信號互聯器：包括聯接線（電纜或者PCB走線），終端匹配電阻。按照IEEE規定，電阻為100歐。我們通常選擇為100，120歐。
1.2 LVDS信號電平特性
LVDS物理接口使用1.2V偏置電壓作為基準，提供大約400mV擺幅。
LVDS驅動器由一個驅動差分線對的電流源組成（通常電流為3.5mA），LVDS接收器具有很高的輸入阻抗，因此驅動器輸出的電流大部分都流過100Ω　的匹配電阻，并在接收器的輸入端產生大約350mV的電壓。
電流源為恒流特性，終端電阻在100――120歐姆之間，則電壓擺動幅度為：3.5mA * 100 = 350mV ；3.5mA *120 = 420mV 。
由邏輯“0”電平變化到邏輯“1”電平是需要時間的。
由于LVDS信號物理電平變化在0。85――1。55V之間，其由邏輯“0”電平到邏輯“1”電平變化的時間比TTL電平要快得多，所以LVDS更適合用來傳輸高速變化信號。其低壓特點，功耗也低。
采用低壓技術適應高速變化信號，在微電子設計中的例子很多，如：FPGA芯片的內核供電電壓為2。5V或1.8V；PC機的CPU內核電壓，PIII800EB為1.8V；數據傳輸領域中很多功能芯片都采用低電壓技術。
1.3 差分信號抗噪特性
從差分信號傳輸線路上可以看出，若是理想狀況，線路沒有干擾時，
在發送側，可以形象理解為：
IN= IN+ - IN-
在接收側，可以理解為：
IN+-IN- = OUT
所以： OUT= IN
在實際線路傳輸中，線路存在干擾，并且同時出現在差分線對上，
在發送側，仍然是：
IN= IN+ - IN-
線路傳輸干擾同時存在于差分對上，假設干擾為q，則接收則：
(IN+ + q) - (IN- + q) = IN+ - IN- = OUT
所以： OUT= IN
2噪聲被抑止掉。
上述可以形象理解差分方式抑止噪聲的能力。在實際芯片中，是在噪聲容限內，采用“比較”及“量化”來處理的。
LVDS接收器可以承受至少±1V的驅動器與接收器之間的地的電壓變化。由于LVDS驅動器典型的偏置電壓為+1.2V，地的電壓變化、驅動器偏置電壓以及輕度耦合到的噪聲之和，在接收器的輸入端相對于接收器的地是共模電壓。這個共模范圍是：+0.2V～+2.2V。建議接收器的輸入電壓范圍為：0V～+2.4V。
抑止共模噪聲是DS（差分信號）的共同特性，如RS485,RS422電平，采用差分平衡傳輸，由于其電平幅度大，更不容易受干擾，適合工業現場不太惡劣環境下通訊。
2 LVDS系統設計
LVDS系統的設計要求設計者應具備超高速單板設計的經驗并了解差分信號的理論。設計高速差分板并不困難，下面將簡要介紹一下各注意點。
2.1 PCB板
(A）至少使用４層PCB板（從頂層到底層）：LVDS信號層、地層、電源層、TTL信號層；
（B）使TTL信號和LVDS信號相互隔離，否則TTL可能會耦合到LVDS線上，*好將TTL和LVDS信號放在由電源／地層隔離的不同層上；
（C）使LVDS驅動器盡可能地靠近連接器的LVDS端，即盡可能減小線路距離；
（D）保證LVDS器件電源質量；使用分布式的多個電容來旁路LVDS設備，表面貼電容靠近電源／地層管腳放置；
（E）電源層和地層應使用粗線；
（F）保持PCB地線層返回路徑寬而短；
（G）連接兩個系統的地層；
2.2 板上導線
（A） 微帶傳輸線（microstrip）和帶狀線（stripline）都有較好性能；
（B） 微帶傳輸線的優點：一般有更高的差分阻抗、不需要額外的過孔； GND 層signal 層/BOTTOMsignal /TOP層GND 層
（C） 帶狀線在信號間提供了更好的屏蔽，兩層地將信號層屏蔽住。 GND 層GND 層signal 層
2.3 差分線
（A）使用與傳輸媒質的差分阻抗和終端電阻相匹配的受控阻抗線，并且使差分線對離開集成芯片后立刻盡可能地相互靠近（距離小于１０ｍｍ），這樣能減少反射并能確保耦合到的噪聲為共模噪聲；
（B）使差分線對的長度相互匹配以減少信號扭曲，防止引起信號間的相位差而導致電磁輻射；
（C）不要僅僅依賴自動布線功能，而應仔細修改以實現差分阻抗匹配并實現差分線的隔離；
（D）盡量減少過孔和其它會引起線路不連續性的因素；
（E）避免將導致阻值不連續性的90°走線，使用圓弧或45°折線來代替；
（F）在差分線對內，兩條線之間的距離應盡可能短，以保持接收器的共模抑制能力。在印制板上，兩條差分線之間的距離應盡可能保持一致，以避免差分阻抗的不連續性。
2.4 終端
（A）使用終端電阻實現對差分傳輸線的*大匹配，阻值一般在90～130Ω之間，系統也需要此終端電阻來產生正常工作的差分電壓；
（B）*好使用精度１～2%的表面貼電阻跨接在差分線上，必要時也可使用兩個阻值各為50Ω的電阻，并在中間通過一個電容接地，以更好濾去共模噪聲。如采用電纜傳輸信號時候，若環境干擾大，就可以用此方式。
2.5 未使用的管腳
所有未使用的LVDS接收器輸入管腳懸空，所有未使用的LVDS和TTL輸出管腳懸空，將未使用的TTL發送／驅動器輸入和控制／使能管腳接電源或地。
2.6 媒質（電纜和連接器）選擇
（A）僅就減少噪聲和提高信號質量而言，平衡電纜（如雙絞線對）通常比非平衡電纜好；
（B）電纜長度小于0.5m時，大部分電纜都能有效工作；距離在0.5m～10m之間時,CAT 3(Categiory3)雙絞線對電纜效果好、便宜并且容易買到；距離大于10m并且要求高速率時，建議使用CAT 5雙絞線對。
2.7 在噪聲環境中提高可靠性設計
LVDS接收器在內部提供了可靠性線路，用以保護在接收器輸入懸空、接收器輸入短路以及接收器輸入匹配等情況下輸出可靠。但是，當驅動器三態或者接收器上的電纜沒有連接到驅動器上時，它并沒有提供在噪聲環境中的可靠性保證。在此情況下，電纜就變成了浮動的天線，如果電纜感應到的噪聲超過LVDS內部可靠性線路的容限時，接收器就會開關或振蕩。如果此種情況發生，建議使用平衡或屏蔽電纜。
根據實際情況，正確分析設計發送/接收器的“門控端”，使發送接收數據器受控，當不需要建立發送/接收鏈路時候，關閉接收器是避免干擾的有效途徑。
3 實際應用中常見問題
3.1 PCB走線問題
?? 差分線對互相靠近，平滑彎折
+-
?? 與TTL隔離，與時鐘信號隔離GNDGND+-TTLCLK
?? 差分線對等長度走線，越是高速信號，越要求嚴格等長+-
3.2 過孔問題
?? 一般原則：對于高速信號，盡量減少過孔；信號速度低于155Mbps，使用過孔也無妨。
?? 對于表面貼片器件，其管腳的LVDS信號走線在PCB表層或者底層，盡量使用“微帶布線”方式，避免使用過孔聯接信號。
?? 對于插件器件，由于不使用過孔，其信號線本就可以聯接到PCB的“中間層”，這樣一來，盡量使用“帶狀走線”，其性能更好。
3.3 信號分發問題
對LVDS信號進行分發處理，即將一路LVDS信號發送到多個接收器件，是我們經常會用到的。
?? 直接聯接方式
實踐證明，在信號速率不高（<155Mbps）時，這種聯接方式是可以的。在PCB布線時候，盡量按照總線走線來布線比較好，如下圖示。
當信號速度過高時候，容易導致信號反射；由于避免不了過孔的存在，也影響傳輸質量，高速時不要采用這種方式。
另外，要注意的一點是，終端匹配電阻應該是一個電阻，100歐左右，??個電阻一定要在*遠的接收器輸入端。若每個接收器輸入端都短接上一個100歐的匹配，將大大降低抗噪容限，抗干擾能力將下降。
接收器數量不超過10個。
?? 采用專用芯片對LVDS信號進行分發處理
與上述直接總線方式聯接相比較，此種做法顯得保守一些，但對于提高硬件系統可靠性，保障信號傳輸質量而言，其優點是不言而喻的。
公司推薦的LVDS分發芯片 DS90LV110T，具有*大為1：10分發能力，10路輸出共用一個門控端。
在需要進行1：N信號分發時候，我們建議采用這種設計方式。
3.4 LVDS交叉開關矩陣
有時候，我們在設計中，需要對LVDS信號進行交叉接續，如，對LVDS形式的時鐘，通訊進行多路選擇控制。此時，可以運用LVDS交叉矩陣芯片來完成設計。這里，簡單介紹DS90CP22。
?? *大支持800Mbps速率；
?? 3.3V供電電壓
?? 選擇控制端與輸出門控端都為3V3電平控制
?? 330mW功耗
3.5 LVDS在公司單板設計中的應用
較TTL電平而言，LVDS電平信號之間的干擾，明顯小于TTL信號之間的干擾。
?? 進出單板插座上的HW線，多數采用LVDS電平收發。如交換機的各交換網板的HW線。
?? 高速時鐘信號，更適**用LVDS電平進行收發。如各時鐘板對外輸出時鐘。
??板與板之間的通訊聯接及媒體業務信號，也適**用LVDS接口進行設計。如ADSL系統中，CORE板與ATUC板之間的32路LVDS聯接。
3.6 LVDS與RS422/RS485的應用設計比較
公司產品中，有些時鐘傳輸使用LVDS電平，有些使用了RS422電平。
其實，RS422電平也是差分形式，其電平幅度比LVDS要大一些，抗干擾能力比LVDS強一些，在RS422電平規范中，支持的*大速率為10Mbps（傳送15米）。當時鐘或者數據低于10Mbps，但對抗干擾要求嚴格一些的時候，使用RS422方式比LVDS優點就明顯一些。這在公司的產品中不難發現，如：交換機中，處于不同背板層的單板之間傳送時鐘，就是使用的RS422方式。有的系統，機架上不同層的板與板之間的同步通訊，速度不高時，數據與時鐘都采用了RS422電平接口。與RS485相比，RS422電路中，只能有一個發送器，*多可有10個接收器。
RS485電平也是差分形式，其電平幅度比RS422還大，可以兼容掉RS422接口。支持的*大速率為10Mbps（傳送15米）。RS485抗干擾能力更強，而且支持多個發送器（32個）多個接收器（32個）聯接在一起。與RS422相比，RS485更適合距離遠，環境條件差的多點通信設計。如一個集中監控單元，對同時擺在機房內的各個交換機的多個電源板進行監控，組成分布式監控。
選擇RS422接口，進行同步串行通訊設計，既有時鐘傳送，又有數據傳送，一般只在系統內，如同一個背板上槽位相距遠一點的單板間進行；或者在同一個機架上，不同背板層的的單板間通過雙絞線電纜進行。若在同一背板上，槽位相距不遠，把通訊設計成LVDS接口，也是完全可以的。
在不同系統，不同機架上，一般不進行同步串行通訊設計，主要是從可靠性角度而言的。不同系統，不同機架，數據速率不高，設計成RS485形式的異步串行通訊，更顯得合適一些。